VLSI Conception de chips Référence · Flot de conception

Abréviations
VLSI

Glossaire du flot de conception de circuits intégrés — du design front-end RTL au back-end physique, jusqu'à la fonderie. Organisé selon les étapes du flot industriel ASIC/FPGA.

Vue d'ensemble du flot

// Flot de conception VLSI — du concept au silicium
1
Spécification & Architecture
Définition des besoins, partitionnement HW/SW, choix de l'architecture (CPU, mémoires, IPs)
↓
2
Design RTL (Front-end)
Écriture du code Verilog/VHDL, simulation comportementale, vérification fonctionnelle
↓
3
Synthèse logique
RTL → netlist de portes logiques. Optimisations vitesse / surface / consommation
↓
4
Place & Route (Back-end)
Placement physique des cellules, routage des connexions, analyse timing, DRC/LVS
↓
5
Tape-out & Fabrication
Envoi en fonderie (GDSII), fabrication des masques, production, test, package

Types de circuits

VLSI
Very Large Scale Integration
Conception de circuits intégrant des millions/milliards de transistors sur une même puce.
ASIC
Application Specific Integrated Circuit
Circuit dédié à une application, fabriqué sur masques. Hautes performances, NRE élevé.
FPGA
Field Programmable Gate Array
Circuit reprogrammable à base de cellules logiques configurables. Idéal pour prototypage et petites séries.
CPLD
Complex Programmable Logic Device
Circuit logique programmable plus petit qu'un FPGA, à base de macrocellules.
SoC
System on Chip
ASIC complexe intégrant CPU + mémoire + périphériques + IPs analogiques sur une seule puce.
IP
Intellectual Property (block)
Bloc de design réutilisable (CPU core, contrôleur USB, PHY...). Soft IP = RTL, Hard IP = layout.

Design RTL & Front-end

RTL
Register Transfer Level
Niveau d'abstraction décrivant les transferts entre registres à chaque coup d'horloge.
HDL
Hardware Description Language
Langage de description matériel. Les deux standards : Verilog et VHDL.
SV
SystemVerilog
Extension de Verilog ajoutant des constructions OOP pour la vérification (UVM).
VHDL
VHSIC Hardware Description Language
HDL fortement typé, populaire en Europe et dans l'aéronautique/défense.
TB
Testbench
Environnement de simulation pour vérifier le comportement du design.
DUT
Design Under Test
Le module testé dans un testbench.
UVM
Universal Verification Methodology
Méthodologie de vérification standardisée basée sur SystemVerilog OOP.
FSM
Finite State Machine
Machine à états finis. Mealy (sortie = état + entrée) ou Moore (sortie = état seul).
CDC
Clock Domain Crossing
Passage d'un signal entre deux domaines d'horloge différents. Synchronisation requise.

Synthèse & Optimisation

EDA
Electronic Design Automation
Logiciels de CAO microélectronique. Trois grands éditeurs : Synopsys, Cadence, Siemens EDA (Mentor).
STA
Static Timing Analysis
Analyse statique du timing pour vérifier le respect des contraintes (setup, hold) sur tous les chemins.
SDC
Synopsys Design Constraints
Format de fichier décrivant horloges, délais I/O, contraintes timing pour les outils EDA.
DFT
Design For Testability
Ajout de chaînes scan, BIST, JTAG pour faciliter le test après fabrication.
BIST
Built-In Self Test
Logique de test intégrée dans la puce, pour autotest sans équipement externe.
DRC
Design Rule Check
Vérification que le layout respecte les règles géométriques de la fonderie.
LVS
Layout Versus Schematic
Vérifie que le layout physique correspond bien au schéma logique d'origine.
ERC
Electrical Rule Check
Vérifie la cohérence électrique (court-circuits, broches flottantes).

Back-end & Physique

P&R
Place and Route
Étape de back-end : placement physique des cellules et routage des interconnexions.
PDK
Process Design Kit
Kit fourni par la fonderie : règles, modèles SPICE, librairies, contraintes pour un nœud donné.
GDSII
Graphic Database System II
Format de fichier final envoyé en fonderie. Décrit chaque couche du masque physique.
PPA
Power, Performance, Area
Triade d'optimisation en VLSI — toujours un compromis entre les trois.
IR drop
Voltage Drop
Chute de tension sur le réseau d'alimentation due à la résistance des interconnexions.
CTS
Clock Tree Synthesis
Construction d'un arbre d'horloge équilibré pour minimiser le skew.
ECO
Engineering Change Order
Modification locale du design après synthèse/P&R, sans tout recompiler.
Floorplan
Plan d'occupation
Plan macroscopique de la puce : positions des grands blocs, alimentations, I/Os.

Fabrication & Test

Tape-out
Envoi en fonderie
Moment où le GDSII final est envoyé en fonderie. Point de non-retour : chaque erreur coûte des millions.
Wafer
Plaquette de silicium
Disque de silicium sur lequel sont fabriqués les chips. Diamètre standard : 200 mm ou 300 mm.
Die
Puce individuelle
Une puce découpée du wafer. C'est ce qui sera ensuite mis en boîtier.
Yield
Rendement
Pourcentage de dies fonctionnels par wafer. Métrique économique critique en fabrication.
NRE
Non-Recurring Engineering
Coût fixe initial pour développer et masquer un ASIC. Plusieurs millions pour les nœuds avancés.
PVT
Process, Voltage, Temperature
Trois variables qui font varier les performances. Vérification dans tous les coins (corners) du PVT.
ATE
Automatic Test Equipment
Testeur industriel utilisé en production pour tester chaque puce avant expédition.
Foundry
Fonderie
Usine fabriquant les puces. TSMC, Samsung, GlobalFoundries, Intel Foundry, STMicroelectronics.

Nœuds technologiques

nm
Nanomètre (nœud)
Échelle des transistors. Aujourd'hui : 3 nm en production, 2 nm en développement. Pour l'embarqué : 28–180 nm souvent suffisant.
CMOS
Complementary Metal-Oxide-Semiconductor
Technologie dominante depuis les années 1980. Faible consommation statique, base de toute l'électronique numérique moderne.
FinFET
Fin Field-Effect Transistor
Transistor 3D, standard sous 22 nm. Remplace le MOS planaire pour limiter les fuites.
GAA
Gate-All-Around
Successeur du FinFET, utilisé à partir de 2 nm. Grille entoure complètement le canal.
FD-SOI
Fully Depleted Silicon On Insulator
Technologie alternative au FinFET, utilisée par STMicroelectronics. Idéal pour faible consommation.
BEOL / FEOL
Back/Front End Of Line
FEOL = fabrication des transistors. BEOL = couches d'interconnexion métalliques au-dessus.